首先是为什么要降低功耗？第一，延长移动设备一次充电后能使用时间；第二，降低发热；第三，也是为了安全考虑，因为P＝UI，当前MOS电路电压0.9V左右，所以当power几十W时，需要几十安电流，长时间就有可能烧坏芯片。基于以上原因，我们要进行低功耗设计。
工具/原料
电脑
算术
方法/步骤
1、接着上图，powerconsumption公式：
2、SwitchingCapacitance,E:Energy,Pavg:AveragePower有了powerconsumption公式，就能进行低功耗设计，基本思路如下图：
3、具体Lowpower方法如下:ClockGating：给每个模块的clock加上gate，不需要时关闭gate,tominimizedynamicpowerPowerGating：原理同上，minimizedynamicpowerandleakagepower
4、电路功耗P=VI，也就是说只要形成了电流通路就肯定会产生功耗，这一点是分析一切的根源。CPU基本内部都是数字电路了，数字电路基本都已经是CMOS工艺了，根据我们所学的，CMOS电路功耗可以分为以下三种（1）静态功耗：
5、（２）短路功耗我们还以上面那个反相器为例，因为MOS管的开关是需要时间的，在Vin变化时，在一段时间内两个MOS管会同时打开，ＶＤＤ到地线有电流产生
6、（３）动态功耗&a葡矩酉缸mp;lt;imgdata-rawheight="157"data-rawwidt茑霁酌绡h="183"src="https://pic1.zhimg.com/514d742ad509d67669f348a24217322c_b.jpg"class="content_image"width="183">因为半导体制造工艺的关系，ＭＯＳ管内会有一定的寄生电容，这种寄生电容可以等效成上图中的CL，在低频下，电容影响不大，但在高频下，寄生电容会和导线一样，有电流流过，其功耗和频率f成正比（前面几位的回答都是频率3次方，这个我没工程经验，只是书上内容，尽量别参考），VDD的平方成正比，CL成正比因为半导体制造工艺的关系，ＭＯＳ管内会有一定的寄生电容，这种寄生电容可以等效成上图中的CL，在低频下，电容影响不大，但在高频下，寄生电容会和导线一样，有电流流过，其功耗和频率f成正比（前面几位的回答都是频率3次方，这个我没工程经验，只是书上内容，尽量别参考），VDD的平方成正比，CL成正比在以上三种功耗中，动态功耗是大头，占90%左右，剩下两个则相比很少
7、所艮劁飨戽以，低功耗设计，基本都是围绕着这几点展开，以下是我能想到的几种方式（1）改变工艺，降低特征尺寸，减小漏电流，这种完全就是工艺上硬拼了，如英特尔的功耗比AMD好，这与英特尔鹚兢尖睁的先进工艺是分不开的（2）门控时钟/电源技术，这个经典的技术就是把一块芯片里不用的地方的时钟/电源给关掉，没有时钟/电源，也就没有了动态功耗。如果有做过ＳＴＭ３２单片机的童鞋，肯定对它的时钟树印象很深。（３）降低电源电压，因为Ｐ＝ＶＩ， 降低电压的办法简直简单粗暴，这个这么多年一直在用，比如当初的5V到现在的1V左右，但降低电压的坏处就是，MOS管是开启电压的，如果低于这个电压，MOS管就一直关闭的，所以降低电压的方法肯定不能一直用下去，而且需要先进的工艺支持（4）低功耗算法，这个比如尽量减少ALU的使用，尽量减少存储器的访问等（5）降低主频，这种方法，目前低压U在用，但降低主频的方法肯定要付出降低性能的代价的，另外英特尔还有睿频技术，就是随着性能要求升高主频。
